La réduction de la taille des puces domine le débat sur les semi-conducteurs depuis des années, mais le prochain grand pas en avant de TSMC pourrait venir de la manière dont ces puces sont emballées. Selon l'analyste Ming-Chi Kuo, la société développe une nouvelle technologie Chip-on-Panel-on-Substrate, ou CoPoS, qui promet des coûts de fabrication inférieurs tout en offrant de meilleures performances pour les futurs processeurs d'IA.
Le packaging CoPoS de TSMC pourrait rendre les futures puces IA à la fois moins chères et plus rapides
Dans un article récent sur XMing-Chi Kuo a révélé que TSMC travaille sur CoPoS, une architecture de packaging avancée qui remplace la fabrication conventionnelle à base de plaquettes par un traitement au niveau du panneau. Le passage aux panneaux rectangulaires permet une meilleure utilisation des matériaux et prend en charge des tailles de boîtier nettement plus grandes, ce qui le rend particulièrement attrayant pour les accélérateurs d’IA de plus en plus complexes. En outre, des rapports suggèrent que la technologie pourrait entrer en production de masse vers 2028.
Kuo a également précisé que, contrairement à certaines interprétations antérieures, le verre n'est utilisé que comme support temporaire pendant la fabrication plutôt que de faire partie de l'emballage fini lui-même. Le substrat final reste conventionnel, tandis que le nouveau procédé vise à réduire les déchets et à améliorer l'efficacité de la production sans sacrifier les performances.
La technologie devrait compléter l’emballage CoWoS existant de TSMC plutôt que de le remplacer purement et simplement. Des rapports ont également fait état des futures puces Feynman AI de NVIDIA en tant que premiers utilisateurs potentiels, compte tenu de la demande croissante du secteur pour des packages d'IA de plus en plus volumineux, dotés de chipsets de calcul et de mémoire à large bande passante.
Il s’avère que la plus grande innovation ne se trouve peut-être pas à l’intérieur de la puce
Ce qui est drôle, c'est que la réduction des transistors n'est plus le seul moyen de rechercher des gains de performances. Alors que les modèles d'IA nécessitent plus de mémoireplus de calcul et plus de bande passante, l'emballage avancé est progressivement devenu l'un des champs de bataille les plus brûlants de l'industrie des semi-conducteurs, les entreprises recherchant des moyens plus intelligents de tout assembler.
Si CoPoS tient sa promesse, il pourrait contribuer à réduire les coûts de production tout en permettant des processeurs d’IA encore plus grands et plus performants. Cela ne semble peut-être pas aussi tape-à-l'œil qu'un nouveau nœud de processus de 2 nm, mais dans la course actuelle à l'IA, la façon dont vous emballez une puce devient rapidement aussi importante que la façon dont vous la fabriquez.
